SPHBM4最大的不用标准变革在于封装方式。国际半导体标准组织JEDEC日前正式批准新一代高带宽内存标准SPHBM4，也迎下并依赖台积电CoWoS等先进封装工艺。上内存
容量方面可选用4至16层DRAM堆叠，发布
需要注意的调空是，这种介于标准DRAM和顶级HBM之间的不用标准技术恰好符合厂商的需求。在国内供应链中仍是也迎下稀缺资源。减少幅度达75%。上内存标准披露后，发布编号JESD330-4。调空即HBM居高不下的不用标准封装成本。目标直指AI算力芯片中最烧钱的也迎下一环，传统HBM4必须通过昂贵的上内存硅中介层与计算芯片连接，
为弥补引脚减少带来的发布带宽损失，彻底摆脱对硅中介层和先进封装产能的调空依赖。大幅降低了封装门槛。
该标准的核心思路是继续采用HBM4级别的DRAM裸片堆叠，新标准将信号传输速率提升四倍，理论峰值带宽约2.944TB/s。最大配置可达64GB单堆栈。SPHBM4不是来取代HBM4的，
而SPHBM4可以直接安装在成本更低的标准有机基板上，而是在先进封装产能与成本双重承压下给行业多一个选择。单片密度24Gb或32Gb，
SPHBM4用标准有机基板替代昂贵的硅中介层，在46GT/s接口下，每引脚速率从约11Gbps提高到约44Gbps。传统HBM路线依赖的CoWoS级先进封装产能和硅中介层技术，
7月9日消息，
SPHBM4规范支持的传输速率范围约在22.4GT/s至46.0GT/s之间。但配以标准封装形态和一条更快的窄位宽512-bit接口。国内半导体厂商表现出极高兴趣，
传统HBM4接口拥有2048个数据信号引脚，SPHBM4对国内本土AI芯片产业具有特殊意义。而SPHBM4将其大幅削减至512个，
值得一提的是，